[SoC] Design Verification Engineer

자격 요건 · 6개

• 전기전자공학, 컴퓨터공학 또는 관련 분야 학사 또는 석사 학위 보유
• Digital Logic Design Verification 경력 3년 이상
• System Verilog와 UVM에 대한 높은 이해도
• UVM based testbench 개발 경험
• Complex designs에 대한 경험과 높은 수준의 debugging 스킬
• 유관 부서 및 타 회사와 커뮤니케이션 능력

우대 사항 · 3개

• Formal verification 경험
• Design verification modeling (C++, SystemC) 경험
• Serial/parallel protocols (Memory, PCIe, UCIe) 경험